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宇宙有多大-怎么从零开始规划一颗芯片?

来历:内容来自「陌优势骑驴看IC」,作者: 陌优势骑驴 ,谢谢。

在各方助力下,集成电路成了年代热门,有很多文章在写芯片规划之杂乱之困难,老驴计划从EDA 运用视点捋一遍芯片规划流程。在老驴画出榜首副图之后,发现熟知的只需数字电路部分的一小段,对体系、软件及上层运用彻底无知,只能归类为Others。

于顾客而言,一个能够运用的体系,有数字集成电路部分、模仿集成电路部分、体系软件及上层运用部分。关于各个部分的功用,借用IC 咖啡胡总的精品图能够一望而知。外部国际是一个模仿国际,故一切需求与外部国际接口的部分都需求模仿集成电路,模仿集成电路将收集到的外部信息转化成0/1 交给数字集成电路运算处理,再将数字集成电路运算处理完的信号转化成模仿信号输出;而这一切的运算进程都是在体系软件的号令跟监控下完结的,故曰:芯片是骨架,体系软件是魂灵。

数字集成电路规划完结流程是个恰当绵长的进程,拿手机基带芯片为例,关于3G, 4G, 5G, 工程师开端见到的是无数页的协议文档。架构师要依据协议来确认:协议的哪些部分能够用软件完结,哪些部分需求用硬件完结;算法工程师要深化研读协议的每一部分,并选定完结所用算法;芯片规划工程师,需求将算法工程师选定的算法,描绘成RTL; 芯片验证工程师,需求依据算法工程师选定的算法规划测验向量,对RTL 做功用、效能验证;数字完结工程师,需求依据算法工程师和规划工程师设定的方针PPA 将RTL 揉搓成GDS; 芯片出产因为过分杂乱,彻底交由代工厂完结,封装亦是;关于测验,大部分公司都是租赁第三方测验基台由自己的测验工程师完结,只需少部分土豪公司才会有自己的测验基台。

一颗芯片,功用的60% 取决于架构师,在国内好的架构师不超越三位数,极好的架构师不超越两位数,架构师是芯片魂灵的缔造者,是食物链的最顶端,是牛逼闪闪的存在,就驴粗浅认知,除了office 好像没有EDA 东西用于架构规划;架构敲定了之后,很多的算法工程师跟上,关于协议规矩的每个点,都要挑选恰当的算法,用C/C++ 做准确模仿仿真,要保证功用、精度、功率、吞吐量等方针,Matlab 跟GCC 应该是他们运用最多的东西。

规划工程师依据算法工程师经过重复模仿仿真挑选的算法,将笼统描绘或定点C 转换成RTL, 在规划进程中需求重复仿真、归纳,以确认规划功用的正确性,跟规划能到达的P宇宙有多大-怎么从零开始规划一颗芯片?PA. 除了RTL, 规划工程师还需求依据规划方针编写SDC 和power intent, 并做对应的质量检查。规划工程师需求运用很多EDA 东西:

  • 编辑器:VIM, emac;
  • Lint : RTL 质量检查,Spyglass, Jasper;
  • CDC: SDC 质量检查,Spyglass, Conformal, GCA;
  • CPF/1801: power intent 质量检查,CLP;
  • Power: RTL 级功耗剖析,Joules, PA;
  • 仿真器:C, S, M 三家都有各自的仿真东西;
  • 归宇宙有多大-怎么从零开始规划一颗芯片?纳:Genus, DC;

老驴认为,从集成开端,由脑力劳动进入膂力劳动,比照盖房子,便是从规划师到泥瓦工。集成工程师,要把芯片所用的一切模块彼此衔接起来,辅导思想是架构工程师确认的,各个IP 怎么衔接是各IP 的owner 确认的,集成工程师只需保证不多连、不少连、不乱连即可,听说当时也没有什么有用的集成东西,常用到的是emac。

验证

接着捋,实践项目中验证跟归纳从RTL coding 开端就会穿插进行,重复迭代。

验证在数字芯片规划中占很大份额,近些年在规划杂乱度的推进下验证方法学跟验证手法在不断更新,从OVM 到UVM, 从Dynamic verification 到Static verification, 从FPGA 到Emulator, 一切改造目的可归纳为:快速、齐备、易调试。验证涉及到许多方面,验证工程师一方面要对相关协议算法有满意了解,依据架构、算法工程师设定的方针规划仿真向量;另一方面要对规划自身满意了解,以进步验证功率,缩短验证时刻。验证工程师需求把握许多技能,需求运用许多东西。

  • 言语:各种脚本言语之外,C/C++, SystemVerilog, Verilog;
  • 协议:各种接口协议,各种通信协议,各种总线协议;
  • 东西:动态仿真东西,宇宙有多大-怎么从零开始规划一颗芯片?静态仿真东西,FPGA, Emulator;

数字验证范畴,依旧是C, S, M 三家简直全霸,老驴已不做验证多年,对S, M 两家验证相关东西除了VCS, Verdi, Modelsim 其他简直无知,此处拿C 家验证全套为例。

  • Static Verification: Jasper Gold 是C 家新近推出的静态验证东西,驴所了解的静态验证是依据断语的验证方法学,所谓静态即不需求输入测验鼓励,验证进程是纯数学行为。
  • Dynamic Verification: Xcelium 是C 家的动态验证东西,驴所了解的动态验证是依据UVM 的验证方法学,经过输入测验鼓励,监控仿真成果,剖析覆盖率完结功用验证。
  • Emulator: 硬件仿真加速器,粗犷了解:有debug 功用的集成了丰厚接口的巨型可编程阵列;特色:超高速验证、支撑体系软件调试。帕拉丁是C 家在验证范畴的明星产品,是职业俊彦,听说常有钦差莅临硅厂在帕拉丁前停步好久,赏其外形之美,赞其功用之强。
  • Verification IP: 验证需求各种验证模型,各种IP, 各种总线,各种高速接口。

FPGA 的一大运用是验证,故提一嘴。在世上曾经有两家牛逼闪闪的FPGA 公司,一家是Altera 另一家是Xilinx, 后来Altera 像Mentor 相同找了个大爷把自己卖了。FPGA 内除了可编程逻辑之外,一般还会集成各种IP, 如CPU, DSP, DDR controller 等。每家FPGA 都有各种装备,依据集成的IP, 可编程逻辑的规划,可到达的速度,价格相差极大。相关于ASIC, FPGA 也有一套对应的EDA 东西,用于归纳、布局布线、烧录、调试。如:Synplify, Quartus。

国内现状:Static Verification, Dynamic Verification, Emulator 简直空白;国内有一些FPGA 公司,在中低端范畴现已做得十分不错,可是高端范畴简直空白。任重而道远,不矫饰,兢兢业业干!

完结

接着上面说的咱们持续捋数字芯片规划完结流程,今日进入完结阶段,关于这一宇宙有多大-怎么从零开始规划一颗芯片?段驴只了解其间的归纳、方法验证、低功耗验证、RTL 功耗剖析、STA, 其他部分都是一知半解,故无深究,只捋流程。

整个完结阶段,能够归纳成玩EDA 东西及依据EDA 东西的方法学,EDA 东西无疑是完结阶段的主导,一颗芯片做得好不好,在完结阶段之前根本取决于工程师的能力强不强,而在完结阶段之后根本取决于EDA 东西玩得好不好。整个规划完结流程,涉及到许多东西,此处列出四家首要参与者,空白部分不代表没有,只代表驴不知。

数字电路完结流程,从大方向上能够分红两部分:优化跟验证。优化,会更改逻辑描绘方法,会更改逻辑结构,会刺进新逻辑,这一切的动作都存在引进过错的危险,故需求验证东西予以监控;验证,要保证逻辑优化进程不改动逻辑功用,要保证时序满意既定方针需求,要保证无物理规矩违规,要保证信号完整性,这一切的验证都有一套对应的经过规矩,凡是有某一项不合格,就不能拿去出产制作。

高档归纳:所谓的高档归纳便是将C/ C++/ System C描绘的规划目的,“翻译”成用Verilog/ System Verilog 描绘的RTL, 多运用于运算逻辑主导的规划,除了三巨子,市道上有许多小公司在这一个点上也做得不错。

归纳:在完结流程中,就背面算法而言,归纳一定是最难最杂乱的。归纳首先将Verilog/ System Verilog/ VHDL 描绘的逻辑转化成由Gtech 描绘的逻辑,再对Gtech 逻辑做优化,优化后再将Gtech 描绘映射到对应工艺库。其间优化进程涉及到多个方面,近年来EDA 东西的发展方向根本能够归纳为:容量,速度,相关性。容量:指可处理的规划规划;速度:指EDA 东西的优化速度;相关性:指跟布局布线之间的相关性。干流东西:Genus, Design Compiler. 在这一点上,简直再难有后起之秀,除非有朝一日,整个数字电路的规划方法学发作颠覆性的改造。

DFT: 刺进紧缩解紧缩逻辑,刺进scan chain, 刺进Mbist, 刺进Lbist, 刺进Boundary Scan, 刺进OCC, 刺进Test Point, 生成ATPG pattern, 故障确诊,DFT 工程师像老中医刺进、调查、确诊。当今市道上DFT 工程师紧缺,贵!干流东西:Tessenst, Modus, TetraMax.

ECO: 凡是有新的东西引进,就可能引进bug, 前期发现bug 能够从头走一遍完结流程,如果在后期发现bug 重走一遍流程的价值太大,一般的做法便是ECO. 关于简略的bug 批改手艺ECO 就能够,可是关于杂乱的bug 批改,手艺ECO 有心无力,故需求有EDA 东西来完结相应的作业。当时世面上最好用的主动ECO 东西非Conformal ECO 莫属。最近也有一些startup 做对应的点东西,整个思路跟CECO 相似,可是没有自己的归纳东西优化ECO 后的补丁,就很难得到一个好的成果。

布局布线:在进入纳米年代之前,布局布线并没那么杂乱,从90nm 开端到现在的3nm,布局布线的杂乱度呈指数添加,从floorplan 到placement 到CTS 到Routing 每宇宙有多大-怎么从零开始规划一颗芯片?一步涉及到的算法在近年都做了颠覆性的改造,以Innovus 的面世为起点,布局布线进入到了一个新纪元。在AI 的浪潮下C 跟S 都一头扎了进去,要做世上最智能的布局布线东西,或许有朝一日能够像跟小度对话相同:

  • 硅农:Innovus 请解析A 文件,按设定方针做车牌识别个功耗最优的成果;
  • Innovus: 已读取方针文件,依据规划数据剖析,本规划大约需求250G 内存,在5小时内完结,请挑选使命完结后是否主动进入后续程序......

RTL 功耗剖析:这一步能够放在完结端做也能够放在完结之前做。剖析进程相对简略:读入RTL, SDC, 仿真鼓励,经过核算剖析均匀功耗跟瞬时功耗,找出规划中的“功耗缺点”,辅导Designer 进行功耗优化。干流东西有:Joules, Spyglass, PowerArtist.

方法验证:在整个完结流程中,方法验证充任逻辑功用等效性的监察官,任何一步优化完毕后都需求过方法验证这一关,以保证在优化进程中,逻辑功用未被改动。干流东西:LEC, Formality. 跟着规划规划的暴增跟优化技能的飞速发展,方法验证的难度逐步添加,占用的时刻逐步增多,SmartLEC 是针对杂乱规划的先行者。

低功耗验证:针对低功耗规划,低功耗验证要验证CPF/ UPF/ 1801 的语法语义跟描绘目的,要验证低功耗单元未多插,未漏插,未乱插,要验证电源跟地的链接契合规划目的,要验证电特性的完整性。干流东西:CLP。

STA: Timing signoff, STA 看似杂乱,其实并不杂乱,比较于优化进程要简略得多,抛开Timing ECO, STA 一切的动作都只是核算而不是求解,不恰当的比如:STA 就比如幼儿园的算术题,加数跟被加数都在那里,只需求个和即可;而优化进程是求最优解或近似最优解的进程,要难得多。近年来STA EDA 东西首要在几个方向着力:怎么模仿制作进程的随机工艺误差,怎么处理超大规划规划,怎么模仿新工艺结点电特性对时序的影响。

Power Signoff: 验证规划的电源网络是否满意强悍,剖析,发现,批改:IR-drop 跟EM. 干流东西:Voltus, RedHawk.

物理验证: 验证一切的管子、过孔、走线是否满意Foundry 拟定的规矩,是个膂力活,有点像盖好房子之后的废物整理,干流东西:Calibre, PVS, ICV.

整个数字完结流程中涉及到许多东西,三巨子在领跑,后边根本没有跟随者,偶然有某个点东西做得好的后起之秀,大多都会被三巨子吃了,这也算是职业套路。就市值看,三巨子加起来来也不及互联网公司一条腿粗,然而在整个芯片规划完结进程中却不可或缺,吾国要强壮芯片工业,有必要要在EDA 这一块加大投入,方能离脱离被掐着脖子走更进一步。

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